……同理，存儲(chǔ)單元亦無法持續(xù)縮小。那么，雙串疊式64層3D閃存到底有沒有搞頭?

到底多少層才算太多?

閃存代工廠商紛紛開始采用3D NAND設(shè)計(jì)，并憑借著這一點(diǎn)成功逃出幾乎已經(jīng)成為死亡陷阱的NAND存儲(chǔ)單元縮小思維。

但作為將大量2D平面NAND芯片結(jié)構(gòu)加以分層堆疊的解決方案，3D NAND也擁有著自己的問題。

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首先，晶圓生產(chǎn)時(shí)間、產(chǎn)量以及跨層組件代表著最為突出的難題。

在平面NAND方面，我們都知道代工廠商需要通過一系列沉積與蝕刻工藝完成晶片組件的制造。整個(gè)過程較為耗時(shí)，此后需要保證晶片上良好存儲(chǔ)單元的數(shù)量符合要求——而這一點(diǎn)主要取決于制程工藝水平。

現(xiàn)在我們?cè)O(shè)想存在一個(gè)2層單元結(jié)構(gòu)封裝流程。其要求在***層之后再次覆蓋單元級(jí)組件，同時(shí)在兩層之間納入合適的絕緣材料。這無疑將延長制造時(shí)間，而且由于結(jié)構(gòu)更加復(fù)雜，為了解決更多存儲(chǔ)單元存在故障的情況，我們必須留出更多存儲(chǔ)單元余量。

同理可知，4層結(jié)構(gòu)與2層結(jié)構(gòu)相比，單元級(jí)制造時(shí)間以及單元數(shù)量都將再次增加。32層結(jié)構(gòu)將2層結(jié)構(gòu)乘以16這一倍數(shù)，同時(shí)帶來對(duì)應(yīng)的晶圓制造時(shí)間與實(shí)際可用存儲(chǔ)單元數(shù)量測(cè)試時(shí)間。48層的工作強(qiáng)度顯然要更大。

閃存代工行業(yè)目前正在逐步轉(zhuǎn)向64層單元結(jié)構(gòu)(SK海力士的升級(jí)目標(biāo)則為72層)，因此晶圓制造與測(cè)試時(shí)間還將進(jìn)一步延長。另外，96層單元原型設(shè)計(jì)也已經(jīng)出現(xiàn)，相關(guān)影響已經(jīng)不言而喻。

3D晶圓可能需要耗費(fèi)代工廠方面很多時(shí)間，這將直接導(dǎo)致月度晶圓生產(chǎn)能力發(fā)生下滑。

垂直跨層組件

多層芯片還需要采用特定組件以實(shí)現(xiàn)各層間貫穿——例如東芝與西部數(shù)據(jù)公司打造的硅通孔(簡稱TSV)。這些孔通過蝕刻方式實(shí)現(xiàn)，且要求蝕刻光束必須擁有極為精準(zhǔn)的功率與定位效果——具體來講，96層芯片對(duì)于相關(guān)通孔蝕刻工藝的定位精準(zhǔn)度要求已經(jīng)達(dá)到非?？鋸埖某潭取?/p>

而在128層芯片當(dāng)中蝕刻硅通孔已經(jīng)幾乎沒有可能。

目前的出路之一在于保持層數(shù)不變但進(jìn)一步縮小存儲(chǔ)單元大小。然而當(dāng)存儲(chǔ)單元達(dá)到15到16納米級(jí)別時(shí)，其中的電子數(shù)量將太少而無法提供穩(wěn)定且可識(shí)別的電荷水平，最終導(dǎo)致其不具備可行性。

***款3D NAND產(chǎn)品保持有較大存儲(chǔ)單元大小，即40納米水平。因此，我們接下來可以將NAND單元逐步縮小至30納米甚至是20納米水平。當(dāng)然，這也會(huì)因需要嚴(yán)苛的精度水平而提高制程工藝復(fù)雜度。

另外，3D NAND行業(yè)同樣意識(shí)到存儲(chǔ)單元不可低于15至16納米，這一點(diǎn)與2D NAND遭遇的困境完全一致。

串疊式設(shè)計(jì)

走出層數(shù)陷阱的另一條潛在出路在于串疊式設(shè)計(jì)——即將已經(jīng)采用分層結(jié)構(gòu)的3D NAND芯片加以進(jìn)一步分層。

每個(gè)硅通孔用于將各層兩兩對(duì)接起來，這意味著串疊式64層3D NAND結(jié)構(gòu)實(shí)際上擁有128層，即2 x 64層。盡管構(gòu)建此類硅通孔將非常困難，但這也許是超越96層——或者128層——3D NAND設(shè)計(jì)上限的惟一方法。

也許我們未來還將看到3x或者4x串疊式NAND芯片。今年的閃存存儲(chǔ)器峰會(huì)必將在這方面作出討論，因此也值得每一位對(duì)閃存技術(shù)抱有興趣的朋友給予高度關(guān)注。