?從 20 世紀(jì) 50 年代集成電路問世以來，硅晶體管像摩爾定律預(yù)測的那樣逐漸縮小。微芯片上的晶體管數(shù)量越來越多，計算能力也越來越高。

然而，近年來，晶體管的尺寸正在迅速接近極限。柵極長度很快就將無法再縮小，摩爾定律即將終結(jié)的「唱衰」之音在芯片行業(yè)泛起。

在所有晶體管中，電流從源極流向漏極，這種電子流動由柵極控制，柵極根據(jù)施加的電壓打開和關(guān)閉。因此柵極的長度是晶體管尺寸的關(guān)鍵標(biāo)志。在 5 nm 以下，由于隧穿效應(yīng)（一種量子物理現(xiàn)象），硅不再能夠控制電子從源極到漏極的流動。

最近，科學(xué)家們開始探索用于下一代電子產(chǎn)品的二維材料，包括由單層碳原子組成的石墨烯，以及兩層硫原子中間夾一層鉬原子組成的二硫化鉬（MoS2）。例如，在 2016 年，科學(xué)家們使用碳納米管和二硫化鉬制造了一個柵極長度僅為 1 nm 的晶體管，但這還不是極限。

近日，清華大學(xué)集成電路學(xué)院任天令教授團隊在小尺寸晶體管研究方面取得重大突破，首次實現(xiàn)了具有亞 1 納米柵極長度的晶體管，并具有良好的電學(xué)性能。這項研究以《具有亞 1 納米柵極長度的垂直硫化鉬晶體管（Vertical MoS2 transistors with sub-1-nm gate lengths）》為題，刊登于最新一期《Nature》雜志。

論文鏈接：https://www.nature.com/articles/s41586-021-04323-3

論文通訊作者為清華大學(xué)集成電路學(xué)院任天令教授和田禾副教授，共同第一作者包括清華大學(xué)集成電路學(xué)院 2018 級博士生吳凡、田禾副教授、2019 級博士生沈陽，其他參加研究的作者包括清華大學(xué)集成電路學(xué)院 2020 級碩士生侯展、2018 級碩士生任杰、2022 級博士生茍廣洋、楊軼副教授和華東師范大學(xué)通信與電子工程學(xué)院孫亞賓副教授。

「我們已經(jīng)實現(xiàn)了世界上柵極長度最小的晶體管，」任天令表示。這種晶體管的柵極長度僅約三分之一納米寬，大約相當(dāng)于單層碳原子的厚度。

任天令教授。

要想理解這種新設(shè)備，你可以想象樓梯的兩個臺階，較高的臺階頂部是源極，較低臺階的頂部是漏極，兩者均由鈦鈀金屬觸點制成。樓梯的截面作為連接源極和漏極的電子溝道，它由二硫化鉬制成。該截面之下是一層薄薄的電絕緣二氧化鉿。

圖 1：亞 1 納米柵長晶體管結(jié)構(gòu)示意圖。亮點代表晶體管的柵電極。

在更高的那級臺階內(nèi)部，是一個多層三明治結(jié)構(gòu)。底層是一片石墨烯，由單層碳原子組成；在它之上是一塊覆蓋著氧化鋁的鋁塊，使石墨烯和二硫化鉬幾乎完全分離，除了在更高臺階的垂直側(cè)有一個薄薄的間隙。較高和較低的兩級臺階都位于 5cm 硅晶片的二氧化硅層上。

研究團隊巧妙地利用石墨烯薄膜超薄的單原子層厚度和優(yōu)異的導(dǎo)電性能作為柵極，通過石墨烯側(cè)向電場來控制垂直的二硫化鉬溝道的開關(guān)，從而實現(xiàn)等效的物理柵長為 0.34nm，與石墨烯層寬度相同。

通過在石墨烯表面沉積金屬鋁并自然氧化的方式，該研究完成了對石墨烯垂直方向電場的屏蔽，并使用原子層沉積的二氧化鉿作為柵極介質(zhì)、化學(xué)氣相沉積的單層二維二硫化鉬薄膜作為溝道。具體器件結(jié)構(gòu)、工藝流程、完成實物圖如下圖所示：

圖 2：亞 1 納米柵長晶體管器件工藝流程，示意圖，表征圖以及實物圖。

「在未來，人們幾乎不可能制造小于 0.34nm 的柵極長度，」任天令教授表示?！高@可能是摩爾定律的最后一個節(jié)點了。」

2021 年，另一個研究小組公布了他們研究的一種垂直晶體管，它使用二硫化鉬制成，柵長為 0.65 nm。但清華的這項新工作將柵極的尺寸限制進一步推至「僅一層碳原子的厚度」，紐約州立大學(xué)布法羅分校的納米電子學(xué)科學(xué)家 Huamin Li 說。在相當(dāng)長的一段時間內(nèi)，要打破這一紀(jì)錄是很困難的。

在晶體管中，當(dāng)施加電場時，柵極開和關(guān)的狀態(tài)通常存在長度上的差異，但在更大的范圍內(nèi)，這種效應(yīng)通常并不明顯。在這個新裝置中，當(dāng)有電壓施加到柵極上使其切換到關(guān)閉狀態(tài)時，柵極的等效長度變成了 4.54 納米，這一差異可以證明是一個優(yōu)勢。

「在關(guān)閉狀態(tài)下，具有較高電阻的長溝道將有助于防止泄漏電流，」Li 說，「相反，在導(dǎo)通狀態(tài)下，具有較小電阻的較短溝道將提高導(dǎo)通狀態(tài)下的電流密度?！?/p>

這項工作推動了摩爾定律進一步發(fā)展到亞 1 納米級別，同時為二維薄膜在未來集成電路的應(yīng)用提供了參考依據(jù)。

未來，清華的研究人員計劃用他們的新型晶體管創(chuàng)造更大規(guī)模的電路。任天令說：「下一個目標(biāo)是制造 1-bit CPU?！共贿^，這個目標(biāo)也充滿挑戰(zhàn)，其中一個可能的挑戰(zhàn)是制造更高質(zhì)量、更大面積的二硫化鉬，以及這種材料目前居高不下的成本。

總而言之，「這項原型工作是繼 FinFET 技術(shù)的發(fā)展之后，人類探索晶體管垂直架構(gòu)的新嘗試，」Li 說，「希望這將激發(fā)更多的創(chuàng)造性想法，以充分探索 2D 材料的潛力，并將摩爾定律推廣到高性能節(jié)能納米電子領(lǐng)域?！?